EDA產(chǎn)業(yè)的三大挑戰(zhàn)與兩個對策

從EDA角度來看，當前挑戰(zhàn)主要來自三個方面：一是新工藝節(jié)點不斷涌現(xiàn)帶來的物理驗證和可測性設計（Design-for-Test）方面的挑戰(zhàn)；二是不斷攀升的設計規(guī)模導致的高階綜合（High Level Synthesis）、功能驗證和物理驗證等運行時長（Runtime）過長的問題；三是從片上系統(tǒng)（SoC）到系統(tǒng)堆疊（System of System）帶來的設計方法學和驗證方法學的革命性變化。

“多即是好，大即是美”在集成電路行業(yè)永不過時。雖然和競爭對手比的時候常常是比小，誰的面積更小、誰的功耗更低；但比大才是主流，才更吸引眼球，比誰集成的晶體管數(shù)量更多，誰的功能更多，誰的性能更強大。和自己上一代產(chǎn)品相比，也是比大，有沒有和上一代產(chǎn)品比小的？面積更??？功耗更低？那只是降成本的半代產(chǎn)品，體面的公司都不這么比。

市場上，大芯片追求高集成度的競賽還在持續(xù)，雖然晶圓制造工藝接近物理極限，但在各方努力之下，十年內(nèi)半導體工藝發(fā)展路線已經(jīng)非常清晰，晶體管尺寸微縮技術還能向前發(fā)展，芯片集成規(guī)模還能增加，意味著芯片開發(fā)與生產(chǎn)生態(tài)中各環(huán)節(jié)要解決的難題越來越多。

三個挑戰(zhàn)

Siemens EDA全球副總裁兼中國區(qū)總經(jīng)理凌琳告訴探索科技（ID:techsugar），從EDA角度來看，當前挑戰(zhàn)主要來自三個方面：一是新工藝節(jié)點不斷涌現(xiàn)帶來的物理驗證和可測性設計（Design-for-Test）方面的挑戰(zhàn)；二是不斷攀升的設計規(guī)模導致的高階綜合（High Level Synthesis）、功能驗證和物理驗證等運行時長（Runtime）過長的問題；三是從片上系統(tǒng)（SoC）到系統(tǒng)堆疊（System of System）帶來的設計方法學和驗證方法學的革命性變化。

工藝換代導致芯片設計復雜度上升

每一次晶圓制造工藝升級換代，半導體晶體管的特性都會受到影響。例如，金屬寄生效應和加工應力對晶體管的影響在不同代工藝之間會有差異，光刻和化學機械拋光（CMP）等環(huán)節(jié)對器件可制造的影響也不同，新的器件特性和更大的系統(tǒng)復雜性，給物理驗證和可測性設計增加了很多難度，往往需要新的設計約束和設計規(guī)范，乃至新開發(fā)流程和新工具。

這些新的、更嚴格的約束與設計規(guī)范通常會大幅增加設計、綜合與仿真驗證的計算量，增加新節(jié)點芯片從產(chǎn)品定義到流片量產(chǎn)所需時間，因此SoC開發(fā)需要更多的硬件開發(fā)平臺與更新的工具鏈，從而增加成本。

而每一代產(chǎn)品的工作量增長，并不僅局限于計算，在向更先進工藝節(jié)點遷移時，隨著設計復雜度指數(shù)型增長，所需模擬與數(shù)字設計人員數(shù)量也要增加，而模擬與混合信號IP在遷移到新工藝時工作量更大，根據(jù)Siemens EDA在2018年的一份白皮書中的統(tǒng)計數(shù)據(jù)，過去5年中節(jié)點遷移所需的IP開發(fā)工程師數(shù)量增加了50%。

兩個對策

三大挑戰(zhàn)對EDA的訴求，都可以歸結到如何提高開發(fā)與生產(chǎn)效率上。

凌琳表示，在“后摩爾定律”時代，為應對挑戰(zhàn)，EDA廠商首先應該重視基于機器學習的設計方法學。人工智能和機器學習為EDA廠商打破效率瓶頸提供了有效的武器。例如，在計算光刻中，Siemens EDA的軟件采用了機器學習，能用3倍的速度以納米級的準確度來預測OPC（Optical Proximity Correction，光學鄰近效應校正）輸出，在LFD制造中，還能預測產(chǎn)量限制因素和制定設計準則。在深度數(shù)據(jù)分析中使用機器學習以后，Siemens EDA的Solide軟件能進行變化性可感知的設計和特征提取，而在由診斷驅(qū)動的產(chǎn)量分析中，基于機器學習的軟件YieldInsight則可以大大提高客戶FinFET設計的良率分析能力。

另外一個重要的方向是“上云“。Siemens EDA對EDA上云非常重視，制定了云使用指導原則，并提出了在云上運行Calibre操作的最佳實踐。為了制定和測試這些指導原則與實踐，Siemens EDA與AMD微軟Azure 聯(lián)合開展了一個項目，通過采用運行在 Azure 公共云上的 AMD EPYC 服務器，驗證了“云上Calibre” 平臺的強大能力。AMD工程師使用Siemens EDA經(jīng) TSMC認證的Calibre nmDRC軟件平臺，在約8 小時內(nèi)就完成了對其最大的7納米芯片設計的物理驗證，該設計包含130億個晶體管。數(shù)據(jù)表明，利用Siemens EDA云設計方法學，7納米芯片量產(chǎn)設計的物理驗證周期可以縮短為原來的2.5分之一。

驗證與仿真加速

實際上，Calibre一向是Siemens EDA應對物理驗證和可制造設計（DFM）挑戰(zhàn)的利器，該工具能提供完成的IC驗證和DFM優(yōu)化功能，滿足所有簽核（sign-off）要求，可加快設計從創(chuàng)建到制造的過程，最近推出的Calibre DRC/LVS Recon，可以把布局布線時的DRC/LVS物理驗證速度提高30倍。

隨著工藝升級，芯片開發(fā)工作中驗證工作量上升顯著。當前,大型SoC項目數(shù)字工程師設計與驗證比例通常為1:2,甚至1:3，即需要兩倍或三倍于設計人員的人力投入到驗證開發(fā)工作中。凌琳指出，驗證解決方案就是要提供最高的驗證吞吐量和覆蓋率，使客戶能夠開發(fā)業(yè)界最復雜的設計。除了物理驗證工具，Siemens EDA在硬件輔助系統(tǒng)、數(shù)?；旌向炞C以及單元庫和IP驗證方面有完整的解決方案。凌琳說：“我們的驗證解決方案致力于解決集成電路開發(fā)團隊在仿真加速、數(shù)?；旌显O計仿真等方面臨的急迫挑戰(zhàn)。”

SoC驗證成本上升

2021年，Siemens EDA發(fā)布了最新的Veloce硬件輔助系統(tǒng)，該系統(tǒng)是業(yè)內(nèi)首個完整的集成式解決方案，將虛擬平臺、硬件仿真和 FPGA 原型驗證技術融于一身。提供用于虛擬平臺/軟件激活驗證的 Veloce HYCON（HYbrid CONfigurable）、150億門級電路Veloce Strato+、Veloce Primo 企業(yè)級 FPGA 原型驗證系統(tǒng)以及Veloce proFPGA 桌面 FPGA 原型驗證系統(tǒng)。

在數(shù)模混合驗證領域，Siemens EDA的Analog FastSPICE 平臺可為模擬、射頻、混合信號、存儲器和定制數(shù)字電路提供快速的電路驗證，現(xiàn)在還包括了AFS eXTreme 技術，為大型布線后模擬設計帶來更多的性能優(yōu)勢。而Questa可提高覆蓋率和調(diào)試效率，以領先的仿真算法解決SoC設計驗證的復雜難題。Symphony混合信號平臺可提供業(yè)界最快和可配置的混合信號解決方案，以準確驗證設計功能、連接性和所有設計級別的A/D接口性能。

Solido設計平臺則是Siemens EDA在庫和IP設計領域的驗證解決方案，支持變化感知設計和特征化解決，采用定制化機器學習技術，實現(xiàn)所需的置信度, 同時可以顯著減少時間和資源,并呈現(xiàn)出極佳的數(shù)據(jù)可視化效果。

先進封裝

隨著單片集成度增速放緩，立體封裝技術越來越被芯片公司所重視，多芯片架構設計可以并行部署或者以三維配置堆疊，通常集成在單個系統(tǒng)級封裝 (SiP) 中，以滿足當前市場對于小尺寸、高能效、低延遲和高性能的需求。此外， SiP 技術還能夠?qū)为毜摹⒁云渥罴压に嚬?jié)點制造的芯片整合在一起，即芯粒Chiplets技術，已經(jīng)有桌面處理器等大型芯片在量產(chǎn)產(chǎn)品中應用?？偠灾?，立體封裝技術已經(jīng)成為SoC/SoS（System of System）開發(fā)的重要支撐。

復雜的集成要求使得EDA 公司需提供全面的先進封裝解決方案，Siemens EDA的Xpedition高密度先進封裝 (HDAP) 流程就是針對芯片先進封裝設計的高效解決方案。Xpedition能夠?qū)Χ嘈酒庋b進行快速的原型設計、規(guī)劃、設計和驗證。

該方案有兩大獨特技術。第一， Xpedition Substrate Integrator 工具，它是一個圖形化、快速的虛擬原型設計環(huán)境，能夠探索異構 IC 并將其與中介層、封裝和 PCB 集成，采用基于規(guī)則的方法優(yōu)化性能、連接和可制造性，提供了針對整個跨領域基底系統(tǒng)的快速且可預測的組件樣機制作。

第二，Xpedition Package Designer 工具，它是一個完整的 HDAP 從設計到掩模就緒的 GDS 輸出解決方案，能夠管理封裝物理實現(xiàn)。Xpedition Package Designer 工具使用內(nèi)置的 HyperLynx 設計規(guī)則檢查 (DRC) 在簽核之前進行詳細的設計內(nèi)檢查，而 HyperLynx FAST3D 封裝解析器則提供了封裝模型的創(chuàng)建。該工具直接與 Calibre 工具集成，為開發(fā)者提供流程設計套件(PDK) 的簽核功能。

同時，Siemens EDA還推出了OSAT（外包裝配和測試）聯(lián)盟計劃，幫助推動生態(tài)系統(tǒng)功能，以支持新型高密度高級封裝 (HDAP) 技術，如針對客戶芯片設計的 2.5D IC、3D IC 和扇出晶圓級封裝 (FOWLP)。

在3D封裝層面，Siemens EDA和西門子其他部門也有很多協(xié)作機會，除了機械分析與熱分析，西門子不同部門的軟件可以在后臺打通，實現(xiàn)分析結果與數(shù)據(jù)庫共享，從而更好地進行系統(tǒng)級分析。

異構計算與高階綜合

Chiplets和SiP正逐漸興起，預示著異構計算的興旺前景。在異構集成芯片開發(fā)過程中，如果開發(fā)環(huán)境不統(tǒng)一，那么綜合的效率必然會被拉低，因此高階綜合(High-Level Synthesis, HLS)就異構開發(fā)的一個必選項。

客戶可以基于此更好地設計架構、管理內(nèi)存分配和神經(jīng)網(wǎng)絡的寬度與縱深，決定在芯片內(nèi)部放置多少流水線等。當設計方法發(fā)生轉(zhuǎn)變的時候，驗證方法也會相應有所變化。傳統(tǒng)IC的驗證方法是測試規(guī)則、架構和規(guī)范，而現(xiàn)在更多的是垂直應用層面的驗證需求，這就需要通過相關技術仿真出一個虛擬AI引擎，然后把算法數(shù)據(jù)推送到硬件仿真系統(tǒng)中的AI引擎上去執(zhí)行代碼處理和最終應用，以便獲得整體的性能、功耗以及數(shù)據(jù)。這樣，在芯片尚未開發(fā)之時就能及早掌握整個系統(tǒng)的性能表現(xiàn)。

凌琳表示，在這方面，Siemens EDA 提供 Catapult HLS與高級異構封裝解決方案，Catapult HLS極大減少了自定義加速器的設計工作。通過準確的實施指標與替代性架構之比，Tiny Yolo CNN推理速度比軟件實施快1萬倍，每次推理比軟件實施節(jié)省1.2萬倍精力。

高級異構封裝解決方案中，Siemens EDA在設計環(huán)節(jié)提供異構計劃和原型設計；在實施環(huán)節(jié)，Siemens EDA可提供硅中介層和封裝的物理實施；其2.5/3D 高級邏輯和物理驗證可以用于驗證環(huán)節(jié)；同時Siemens EDA也提供可靠性的熱分析和機械分析能力。

石破天驚的時刻

談到中國市場，凌琳信心十足。他表示，中國領先客戶實力不俗，部分廠商已經(jīng)走到世界前列，在先進工藝導入方面更是走到了整個行業(yè)的第一集團?！暗靡嬗贠PC市場的大爆發(fā)，以及物理驗證客戶需求的大爆發(fā)，近年來我們在中國區(qū)的EDA軟件業(yè)務（排除掉設計IP）的成長是競爭對手的2倍左右?！绷枇崭嬖V探索科技（ID:techsugar），Siemens EDA加強了中國區(qū)技術支持人手配置，加大了與中國客戶的交流頻次，認真聽取中國客戶需求，有望與中國客戶一起在市場上獲得大豐收，他說：“2021年注定會是旭日東升石破天驚的歷史時刻。”